當去年底實現2納米量產的晶片代工巨擘台積電，正發力下一個14埃米級（1納米=10埃米）製程，手上「金鋼鑽」遠不如「祖師爺」靈光的華為，亦決心要挑戰1.4納米製程同等水平的「瓷器活」。非對稱突圍的秘訣，即是以「時間縮微」替代「幾何縮微」，此到底是又一「備胎轉正」佳話，還是戴著鐐銬狂奔？

 

幾何縮微 VS 時間縮微

 

　　還記得2019年5月17日凌晨，海思總裁何庭波致員工的公開信嗎？因應華為遭美國BIS列入實體清單（禁止從美企購買技術或配件），其宣布「所有我們曾經打造的備胎，一夜之間全部轉正。」逾7年過去，原本鎖於箱底的備胎晶片，已迭代至最新的昇騰950PR，並預計今年AI晶片銷售收入增至120億美元。

 

華為何庭波發表題為「半導體新路徑探索與實踐」的主題演講。

 

　　不過，相比電晶體數量高達3360億個的英偉達Rubin，EUV光刻機遭卡脖子的華為，如欲藉縮小電晶體尺寸以實現算力躍進，顯然是事倍功半，更何況「摩爾定律（集成電路上可容納的電晶體數目，每隔約兩年便會增加一倍）」本就已接近物理極限。為此，華為周一（25日）發表「韜定律（Tau Scaling Law）」，將突圍方向從「幾何尺寸」轉為「時間效率」，專注縮短信號/數據在晶片及系統中傳輸延遲。

 

邏輯摺疊，不同彼堆疊

 

　　為此，華為研發出「邏輯折疊」（LogicFolding）設計，通過器件、電路、晶片、系統等多個系統層面的協同優化，追求極緻信號傳輸速度和等效電晶體密度，最終大幅壓縮信號時延。值得留意的是，此「摺疊」不同於眼下大熱的「堆疊」，簡而言之，一個聚焦系統優化的減法，一個追求物理極緻的加法。

 

 

華為研發出「邏輯折疊」設計，不同於蘋果M3 Ultra晶片式的物理「堆叠」。

 

　　以蘋果公司去年春天推出的巔峰級晶片M3 Ultra為例，通過台積電的InFO封裝技術，將兩顆M3 Max 晶片以逾萬個高速連接點連接，從而將單晶片擴展為1840億顆電晶體。對華為來說，無論是3納米製程，還是高密度接腳擴展，兩大「金鋼鑽」都欠奉，唯有以「韜定律」進行系統協同效率的底層革命。

 

「同等水平」暗示制約

 

　　逆天改命能否重新定義晶片的未來？值得留意的是，在華為的新聞稿中，其關於2031年高端晶片電晶體密度的預測，並非是「達到1.4納米製程」，而是「達到1.4納米製程的同等水平」。此跟中芯國際以DUV多重曝光達到「EUV製程同等水平」，頗異曲同工，惟即使速度不分上下，但有否考慮功耗、良率、量產可行性？

 

台積電預計2028年量產A14製程。

 

　　此外，盡管華為過去六年已基於韜定律成功設計並量產了381款晶片，但向1.4納米製程突破，必然涉及極高精度的設備瓶頸，例如矽穿孔（TSV）、混合鍵合（HBI）、化學機械研磨（CMP）技術，乃至潔淨室及相關耗材供應等，系統優化的天花板能有多高，或仍取決能在多大程度擺脫現實制約的鐐銬。

撰文:金子安